“고성능 부품, 정교한 알고리즘, 빠른 처리 속도도 중요하지만, 전자 시스템의 성능을 좌우하는 요소는 ‘노이즈’다”

조성재 신한대학교 교수는 최근 e4ds news와의 인터뷰에서 “전자 설계에서 가장 간과되기 쉽지만, 가장 치명적인 요소가 바로 노이즈”라고 강조했다.

조성재 교수에 따르면 전자 회로에서 발생하는 노이즈는 크게 세 가지로 나뉜다.

전원에서 발생하는 전원 노이즈, 외부 환경에서 회로로 유입되는 잡음, 그리고 회로 자체에서 발생하는 내부 노이즈다.

최근 반도체 기술의 발전으로 부품 자체의 노이즈는 상당히 낮아졌지만, 전원과 외부 유입 노이즈는 여전히 설계자의 몫으로 남아 있다.

특히 전원 노이즈는 필터링을 통해 어느 정도 제어가 가능하지만, 외부에서 유입되는 노이즈는 상황에 따라 양상이 달라 대응이 쉽지 않다.

조성재 교수는 “어떤 조건에서 노이즈가 얼마나 유입되는지를 직접 눈으로 확인해야 이해가 된다”며, 저항값이나 임피던스를 바꿨을 때 노이즈가 어떻게 달라지는지를 실험으로 보여주는 교육의 필요성을 강조했다.

디지털 회로에서도 노이즈 문제는 예외가 아니다.

TTL IC와 CMOS IC의 차이는 대표적인 사례다. TTL은 입력을 오픈해도 안정적인 상태를 유지하지만, CMOS는 고임피던스 특성 때문에 입력이 떠 있으면 외부 노이즈에 민감하게 반응한다.

이로 인해 출력이 불안정해지고, 심한 경우 불필요한 전류 소모와 발열, 소자 파손으로 이어질 수 있다.

그래서 CMOS 회로에서는 사용하지 않는 핀에도 풀업이나 풀다운 저항을 반드시 고려해야 한다.

문제는 여기서 끝나지 않는다.

풀업과 풀다운 선택은 곧 저전력 설계와 직결된다.

모바일 기기처럼 배터리를 사용하는 시스템에서는 수 mA의 전류 차이도 제품 경쟁력을 좌우한다.

조성재 교수는 “저전력 IC를 선택해 놓고 주변 회로를 아무 생각 없이 구성하면 의미가 없다”며, 시스템 전체를 관통하는 설계 철학의 중요성을 지적했다.

노이즈와 전력 소모는 본질적으로 트레이드오프 관계에 있다.

임피던스를 낮추면 노이즈 유입은 줄어들지만 전류 소모는 증가하고, 임피던스를 높이면 전력은 절약되지만 노이즈에 취약해진다.

따라서 설계자는 제품의 목표가 저잡음인지, 저전력인지 명확히 한 뒤 그에 맞는 부품 값과 구조를 선택해야 한다.

만약 두 가지를 모두 만족해야 한다면 해답은 ‘패턴 설계’에 있다.

조성재 교수는 “고임피던스를 유지하면서도 노이즈를 줄이려면 PCB 패턴 설계가 핵심”이라며, 배선 길이와 배치, 접지 구조까지 고려한 종합적인 접근이 필요하다고 설명했다.

조 교수는 마지막으로 “디지털 회로도 결국 아날로그의 연장선”이라며, 하드웨어뿐 아니라 소프트웨어 엔지니어 역시 노이즈와 EMC·EMI 문제를 이해해야 한다고 강조했다.